简介这份PDF聚焦CPU流水线冲突的经典技术方案面向计算机体系结构学习者与处理器设计开发者系统梳理了五级流水线MIPS CPU中数据冲突、控制冲突和结构冲突的成因并重点讲解数据旁路与动态分支预测的设计实现。资源为单篇参考文献型文档共1个PDF文件压缩包大小179KB内容精炼且适合快速查阅。目前已有158人学习浏览。文档包含基于VHDL的通用MIPS CPU模块关系、流水级定义、冲突分析及指令序列仿真验证过程能够帮助读者理解从冲突产生到旁路转发、分支预测再到时钟周期优化的完整链路对FPGA上搭建流水线处理器或开展体系结构课程设计具有直接参考价值。1. 五级流水线CPU设计数据旁路与动态分支预测的工程取舍流水线冲突Pipeline Hazard直接决定一颗处理器的实际吞吐能力。很多在FPGA上做MIPS CPU的项目最后卡住的不是取指或译码而是紧邻几条指令之间的数据依赖怎么联调。北航计算机学院2008年公开的这套设计给出了一个较为通用的五级流水线MIPS CPU结构覆盖IF/ID/EX/MEM/WB全链路并给出两项可落地的冲突化解技术数据旁路Data Bypassing与动态分支预测Dynamic Branch Prediction。这套方案没有停留在“停顿流水线”这种正确但浪费周期的做法上而是新增bus-ctrl与mips-predict两个模块把写读冲突和分支跳转带来的气泡尽量消掉。适合正在FPGA上调试自己MIPS核的工程师也适合学计算机体系结构时想看到具体实现细节的开发人员。整个设计用VHDL编写仿真在ModelSim上完成代码里对冲突判定的思路和寄存器功能码设计写得比较直白。2. 冲突模型与数据依赖判定五级流水线MIPS CPU的流水段设计2.1 为什么选MIPS指令集MIPS属于RISC指令集所有指令固定32位操作码、源寄存器、目标寄存器、立即数字段位置固定。译码阶段只需要按位截取指令字段就能拿到源操作数寄存器号和目的寄存器号不需要查复杂的可变长指令表。这种规整性让指令在IF和ID之间的拆分变得很直接也方便在后面追加冲突检测逻辑。对要自行设计流水线控制信号的人来说这是降低前期工作量的关键选型决策。2.2 五级流水段与模块对应关系五级流水线把一条指令拆成取指、译码、执行、访存、写回五个子过程每个子过程对应一个可重叠工作的功能部件。在这套设计里各流水段由不同模块承担模块之间通过流水线寄存器传递数据和功能码。模块与流水段的对应关系如下表后续看旁路逻辑连线时也需要对照这张表。流水段主要功能对应模块IF计算下一条指令地址PC从存储器取指令mips-ifID指令译码从寄存器堆读取源操作数mips-id、mips-bankEX执行运算或计算转移类指令的有效地址mips-exMEM访问数据存储器mips-memWB将结果写回寄存器堆mips-bank正常情况下一条指令走完五个阶段需要5个时钟周期但多条指令重叠执行后指令平均执行时间逼近1个周期。这里要注意“平均”两个字只有流水线不被打断时才是1周期一旦出现冲突平均执行周期会明显变长。这也是为什么流水线冲突处理的好坏直接决定了CPU最终性能。2.3 三类冲突结构、数据与控制流水线中存在三类会使下一条指令不能按设计时钟周期执行的冲突。结构冲突指多个指令同时需要某个功能部件而部件数量不足解决手段通常是重复设置资源属于硬件成本问题数据冲突是指令之间存在数据相关性且执行时间接近导致重叠操作时访问操作数的顺序被改变最常见的是写后读前一条指令还没把结果写回寄存器堆后一条指令就要读该寄存器控制冲突出现在分支指令或其他改写PC的指令处分支方向影响后续指令的取指路径造成的性能损失通常比数据冲突更大。2.4 用指令序列1分析数据冲突源码文档给出了一段典型冲突序列整理成汇编后可以直观看到问题点ORI $2, $0, 0x0000 # $2 0x00 ORI $3, $0, 0x000A # $3 0x0A ADDI $2, $2, 0x0001 # 源操作数 $2 依赖第 1 条指令的写回结果 BNE $2, $3, 0xFFFF # 分支指令引入控制冲突第一条ORI在WB阶段写回$2而第三条ADDI在ID阶段就要读$2读出来的会是旧值。用周期表标出各指令在流水线中的位置冲突发生在哪一拍就很清楚周期123456ORI $2IFIDEXMEMWBORI $3IFIDEXMEMWBADDI $2IFIDEXMEM周期4时ADDI处于ID阶段需要读$2而第一条ORI要到周期5才写回。不做旁路的话ADDI必须在周期4和5各停顿一拍。BNE又在更后面引入控制冲突整体执行周期会被拉长不少。解决这类问题需要先在译码逻辑里加入判定所需的信息。2.5 功能码设计把冲突信息随流水寄存器传递设计解决冲突的第一步是增强MIPS CPU的译码功能在译码时增加几组与数据冲突相关的功能码并让它们随指令在流水线寄存器中逐级传递。具体包含以下内容流水等级功能码指示每条指令在哪个阶段产生结果。JR在ID段产生结果ADD在EX段LB在MEM段。只有到对应阶段结果才真正有效旁路才能接管。源操作数寄存器使用功能码指示两个源操作数是否用到寄存器堆不涉及寄存器读取的指令天然不存在数据冲突。是否写回寄存器堆功能码区分结果是要写回寄存器堆还是只用于流水线内的中间传递。目的寄存器地址功能码记录目标寄存器编号供旁路判断与最终写回使用。功能码的本质是把译码结果缓存到流水线寄存器中后续每一拍都能直接访问不需要重新回到指令存储器查指令字。在硬件上这表现为多一组寄存器和组合逻辑但能有效缩短冲突判定的关键路径时序收敛更友好。用RTL风格表达就是每个时钟沿把译码输出的一组标志位锁存到IF/ID级寄存器-- 功能码随流水寄存器传递 if rising_edge(clk) then if_id_reg.opcode_flags decode_result; -- 译码生成的功能码 if_id_reg.rs_addr decoded_rs; -- 源操作数寄存器号 if_id_reg.rd_addr decoded_rd; -- 目的寄存器号 end if;这里decode_result来自ID阶段组合逻辑rs_addr和rd_addr分别标记源、目的寄存器地址。后续bus-ctrl在做旁路判定时直接读取if_id_reg中的字段不需要再回到IF阶段重新译码这就是功能码随流水寄存器传递的意义。3. bus-ctrl旁路逻辑解决数据冲突的硬件电路实现3.1 数据旁路的核心思想数据旁路技术的基本思路是把结果直接送到需要它的功能部件输入即在同一周期内把一个部件的输出直接送到另一个部件的输入。换句话说运算结果在EX段末尾已经存在如果目标寄存器匹配就不必等它绕一圈经过MEM、WB写回寄存器堆再从寄存器堆读出来。这套设计为此新增了bus-ctrl模块放在mips-id、mips-ex、mips-mem、mips-bank之间作为它们相互沟通的桥梁。旁路数据的流向不是从流水线寄存器到通用寄存器堆而是从产生结果的流水段输出直接跨越到ID段的ALU输入端。3.2 旁路判定流程设计文档把旁路判定过程做成三步实际写代码时也是按这个顺序展开判断ID阶段指令的两个操作数是否使用寄存器。不使用寄存器则不存在数据冲突直接从寄存器堆取源操作数。判断EX段或MEM段正在执行的指令是否写回寄存器堆以及写回的寄存器号是否等于ID阶段要读的寄存器号。如果不匹配或者根本没有写回动作则无冲突正常从寄存器堆取数。如果命中记录命中的阶段再判断该阶段此刻是否已经产生结果。已产生结果则旁路未产生结果说明当前没有可旁路的数据需要发出停顿请求等待结果真正产生。第3步最容易被忽略。旁路和停顿不是对立的方案而是同一套判定逻辑的两个出口能旁路则旁路不能旁路则退回停顿。硬件实现上可以在同一个组合逻辑模块里同时输出“旁路数据”和“stall请求”两个信号。3.3 可综合RTL逻辑表达用RTL风格描述核心判定逻辑大致如下下面代码只列第一源操作数的旁路判定第二源操作数同理-- bus_ctrl 数据旁路核心判定逻辑 bypass_ex_rs 1 when (ex_wb_en 1 -- EX段指令会写回寄存器堆 and id_use_rs 1 -- ID段指令要读寄存器 and ex_rd_addr id_rs_addr) else 0; bypass_mem_rs 1 when (mem_wb_en 1 and id_use_rs 1 and mem_rd_addr id_rs_addr) else 0; -- 旁路选择命中EX段优先用EX结果其次MEM结果 alu_src_a ex_result when (bypass_ex_rs 1) else mem_result when (bypass_mem_rs 1) else reg_data_a; -- 都没命中时需要停顿等待WB段写回 stall_req 1 when (bypass_ex_rs 0 and bypass_mem_rs 0 and id_use_rs 1) else 0;逻辑含义是先看EX段写回寄存器堆的目标地址是否与ID段源寄存器地址一致一致且EX结果已产生则直接把EX结果作为源操作数送入ALU输入端不一致再检查MEM段两层都没命中则向流水线控制发出停顿请求。ex_rd_addr和mem_rd_addr分别来自EX/MEM段指令的目的寄存器号id_rs_addr来自ID段指令的源寄存器号这三个地址在同一时钟周期内参与比较因此旁路判定的组合逻辑延迟必须小于一个时钟周期否则会拉低整体时钟频率。旁路来源数据产生阶段可用条件典型指令EX段旁路EX阶段结束ex_wb_en1 且 ex_rd_addrid_rs_addrADD、ADDI、ORIMEM段旁路MEM阶段结束mem_wb_en1 且 mem_rd_addrid_rs_addrLW、LB无旁路WB阶段写回两个条件均不匹配停顿后读寄存器堆3.4 停顿条件与旁路边界旁路并不是在所有情况下都适用。前面提到“该阶段是否已经产生结果”是判据核心ADD、ORI这类在EX段结束就能得到结果的指令旁路没问题但LB这类访存指令数据在MEM段末尾才出现如果下一条指令在ID段就要用EX段旁路和MEM段旁路都来不及。此时必须停顿一个周期让数据进入WB段前的流水线寄存器再由下一轮旁路逻辑接管。提示判断一个旁路方案是否完整重点看对load-use这类延迟的处理。很多自研CPU在旁路逻辑里漏掉MEM段旁路导致访存指令结果产生得晚却被错误旁路仿真波形里就会出现偶发性数据错误排查起来非常耗时。4. mips-predict动态分支预测预测表、FIFO替换与错误恢复4.1 为什么选择动态预测路线控制冲突由分支指令引起分支执行会改写PC使得流水线中已取出的后续指令全部作废。分支转移在程序中出现的频率很高尤其是循环程序转移方向表现出很强的偏向性多数时候沿着同一方向连续执行偶尔才转向另一个方向。静态预测需要编译器或设计者预先定下一个固定方向无法适应运行时的分布变化。动态预测在程序执行过程中持续学习通过记录分支指令的历史方向来预测下一次走向预测错误时才付出冲刷代价整体收益明显优于每次都停顿等待分支结果。4.2 预测表结构方案里用一张分支预测表来记录历史信息表由四个字段构成指令地址字段作为索引。表的大小通过参数指定FPGA资源紧张时设成16条资源宽裕时可以扩到64条。四个字段的具体作用如下字段含义预测记录使能信号该表项是否有效为1才参与预测比较上一次执行是否分支记录上次该指令是否真的发生转移指令地址分支指令的地址作为查找索引预测分支地址预测的下一条指令地址供IF段取指使用使能信号承担了目录有效位的作用。初始化时表为空使能信号全部为0。遇到第一条分支指令并写入表时使能信号才置为1。后续做预测判断时如果指令地址命中表项但使能信号仍为0依然视为未命中。4.3 FIFO替换与循环队列机制当ID阶段译码发现一条分支指令且该指令地址在预测表中不存在时需要把这条记录加入表中。由于表大小固定必然涉及替换问题。设计采用先进先出策略维护一个指针始终指向最早存入的记录或空记录新记录存入时覆盖指针指向的表项指针加1指针超出表大小后回到第一条记录这实际上就是循环队列机制。-- 预测表替换FIFO 循环指针 process (clk, rst_n) begin if rst_n 0 then fifo_ptr 0; elsif rising_edge(clk) then if (id_is_branch 1 and predict_miss 1) then predict_table(fifo_ptr).valid 1; predict_table(fifo_ptr).inst_addr id_inst_addr; predict_table(fifo_ptr).target_addr id_branch_target; fifo_ptr (fifo_ptr 1) mod TABLE_SIZE; -- 环形回绕 end if; end if; end process;id_is_branch和predict_miss同时为真表示当前ID阶段译出的指令是分支指令且表中无记录。此时把指令地址、预测分支地址写入指针指向的表项使能位置1指针加一。取模操作完成环形回绕避免额外的边界判断逻辑。4.4 预测、验证与纠错全流程预测判断放在IF阶段验证放在EX阶段。IF阶段取指时用当前指令地址查预测表命中且使能信号有效则把表中预测分支地址交给取指部件作为下一条指令地址。分支指令后面的指令可以提前取出不再停顿等待分支结果。指令走到EX阶段实际有效地址已经算出将其与预测分支地址比较相同预测正确流水线继续执行不同预测错误把实际地址交给取指部件重新取指将已进入流水线的错误指令全部清空同时修改预测表对应的记录方向。-- 分支预测验证EX 阶段比较 if (pred_hit 1) then if (pred_target_addr / ex_actual_addr) then pc_mux_sel PC_FROM_EX; -- 取实际分支地址 flush 1; -- 清空IF/ID级错误指令 predict_table(pred_index).last_taken not predict_table(pred_index).last_taken; end if; else pc_mux_sel PC_FROM_IF; -- 未命中按正常取指流程 end if;flush信号同时作用到IF/ID流水线寄存器丢弃已预取的错误指令。预测表修正只翻转last_taken字段在一个简单的二态预测器里够用更复杂的预测器会维护两位饱和计数器但硬件代价随之上升。从实验数据看这套简单方案在循环密集型程序里已经能消掉绝大多数分支停顿第一次执行分支指令时需要多花一个周期写预测表后续相同分支都能在下一拍取出预测地址。5. ModelSim仿真验证与调试技巧波形检查要点5.1 从波形上确认旁路生效仿真验证采用指令序列1把汇编指令转为机器码加载到指令存储器后运行。在ModelSim波形中重点观察bus_ctrl模块的bypass_ex信号和ADDI指令在ID阶段的实际源操作数。旁路生效时ADDI执行读取的源操作数应该直接来自EX段结果而不是寄存器堆输出的旧值同时流水线整体不插入停顿周期。5.2 分支预测表状态迁移检查第一次执行分支指令时预测表添加记录需要占用一个周期后续遇到相同分支IF阶段直接输出预测地址。观察predict模块的pred_hit信号和取指地址变化可以直观看到预测命中后取指不再等待EX阶段计算完成。下面是一组常用的波形观察脚本# wave.do 关键信号观察脚本 add wave -hex /mips_cpu/pc add wave -hex /mips_cpu/bus_ctrl/bypass_ex_rs add wave -hex /mips_cpu/bus_ctrl/bypass_mem_rs add wave -hex /mips_cpu/bus_ctrl/stall_req add wave -hex /mips_cpu/predict/pred_hit add wave -hex /mips_cpu/predict/pred_target_addr add wave -hex /mips_cpu/predict/fifo_ptr run 500 nsdo脚本里stall_req信号值得单独拉一条总线它在正确设计中只应该在load-use等少数场景拉高。如果旁路逻辑有bugstall_req会在普通ALU指令序列里频繁出现波形上表现为取指地址长时间原地踏步。5.3 现场排错常见坑位调试时最容易出错的地方是把旁路目标寄存器地址用错。EX段写回的目标寄存器来自rd字段ID段读取的是rs、rt字段两者比对要确认位宽和字段位置都对应正确否则会出现某个方向旁路失效但波形看起来正常的情况。分支预测表写满之后FIFO指针回绕会覆盖原有记录如果指针复位连接不对表现为“第一次执行正确、第二次执行预测错误”的怪现象。处理这类问题把predict模块的fifo_ptr加进波形窗口重点观察指针回绕的那个时钟周期是否有分支指令同时写入如果有就要检查是预测表容量不足还是替换策略实现有误。本文还有配套的精品资源点击获取