在芯片测试岗位上待久了你会发现一个很有意思的现象同样一颗芯片DC测试项全Pass加电、测电流、量输出电压数据漂亮得可以写进PPT但一上客户板子就随机死机、通信错码拿回来复测DC还是全Pass。最后把AC测试项完整跑起来才发现传播延迟超了规格数据在时钟沿附近恰好落在建立时间的临界区。这种“测了没事、上板就挂”的案例几乎每个测试工程师都亲眼见过根子往往不在芯片本身而在测试方案里DC与AC模式的选择和配比上。芯片测试中的DC模式说白了是用直流激励去测量芯片的静态电气参数AC模式则是在动态信号下考核芯片的时序、频率和信号完整性。很多人误以为DC测试能覆盖一切“电学指标”结果到了项目后期才被高频失效打脸。这篇我打算把DC和AC两种模式分别能测什么、为什么测不全会漏掉故障、以及怎么根据芯片类型和应用场景选出最合适的测试方案一次性讲透。内容主要面向芯片测试工程师、封测厂的测试程序开发人员、IC设计验证工程师以及准备入行半导体测试的朋友不需要你有多深的ATE经验但看完之后你应该能自己列出测试矩阵。1. 芯片测试为什么要分DC和AC本质上是两类故障两条路线1.1 静态电气参数与动态时序参数根本上是两种东西DC测试测量的是芯片在稳定状态下表现出的直流特性比如引脚开短路、输出高/低电平、输入漏电流、静态功耗。这类参数反映的是芯片“在某个固定状态下能不能满足电气规范”它不需要芯片内部逻辑频繁翻转也不需要跑复杂的测试向量很多项甚至只需要加个直流偏置就能读出来。AC测试就不一样了。它把芯片放在真实的动态工作条件下施加时钟、数据、控制信号然后观察输出信号相对输入信号的延迟、建立保持时间是否满足要求最高能跑多快边沿够不够陡。一句话概括DC测的是“电平”AC测的是“时间”。为什么必须区分开因为芯片失效本身就分为两大类。一类是物理性破坏或者工艺异常比如金属线桥接、氧化层针孔、封装开路这类问题在直流电平上就会有明显表现漏电变大、输出电压偏低、引脚直接短路DC模式一测一个准。另一类是设计余量不足或工艺偏差导致时序恶化比如某条路径传播延迟偏大但逻辑功能完全正常直流参数也完全正常只有跑到高频或特定数据模式时才会出错。这类问题不施加动态激励根本发现不了。我经常用一个比喻DC测试相当于检查一个人的静息心率、血压、血常规AC测试相当于让这个人上跑步机跑十分钟再看心肺代偿能力。很多疾病在静息状态下查不出来一运动就露馅。芯片的“隐性疾病”大多藏在AC参数里。1.2 在ATE上DC与AC是两套完全不同的工作方式从自动测试设备ATE的实现角度看DC和AC模式的区别也非常大。DC测试通常依赖测试机的参数测量单元PMU它可以精确加压测流、加流测压。测试程序只需要配置通道类型、电压/电流大小、钳位值然后给DUT加电、读取测量值、和规格上下限比较就完成了。整个过程不需要太复杂的时序设计程序调试相对简单。AC测试则依赖测试机的Pattern发生器Algorithmic Pattern GeneratorAPG和时序系统。你首先要设计一套完整的测试向量把芯片置于目标工作模式然后配置时钟周期Period、每个信号的上升沿/下降沿位置Edge、输出窗口比较时刻Window再让测试机在指定时刻对输出信号进行采样。程序复杂度提升一个数量级不说对测试板的走线长度、通道间skew、探针接触阻抗都更敏感。这也是为什么很多公司在做测试方案评审时会特别关注AC测试项的占比。DC项多说明方案成本低、好落地AC项多说明覆盖率高但机台占用时间长。后面怎么权衡最终还是要落到具体芯片的需求上。2. DC测试模式静态参数里藏着的硬伤才不是简单的“通断检查”2.1 Open/Short测试最基础却最考验设置细节接触测试是芯片测试的第一道关卡几乎所有芯片的测试程序里都有而且它是典型的DC测试项。做法是给每个引脚灌入一个恒定的直流电流然后测量该引脚的电压通过电压值判断引脚与测试通道之间是否接触良好、封装内部是否存在开路或短路。具体原理并不复杂芯片引脚上通常都有ESD保护二极管测试机向引脚灌正向电流时电流会流过保护二极管形成压降。硅二极管的导通压降大约在0.6V到0.8V如果你的测试电流达到1mA左右测到0.5V到1V之间的电压基本可以判断接触正常。如果引脚开路电压会被拉高到测试机设置的钳位电压附近比如5V甚至更高如果引脚对地短路电压会接近0V如果引脚对电源短路电压则会接近电源电压。这里有一个很值得注意的设置细节灌入电流的大小不能拍脑袋定。电流太小比如几十微安接触电阻的影响会被放大本来就接触不良的引脚可能测得忽好忽坏电流太大比如几十毫安有可能把低压工艺芯片的ESD保护二极管直接打坏。我之前做过一颗1.8V I/O的MCU误把测试电流设成5mA结果保护二极管出现漏电增大良率掉了好几个点后来查参数变化趋势才发现是接触测试环节造成的损伤。常规做法是先看芯片I/O结构再结合测试机PMU的量程优先选择0.5mA到2mA同时加上合理的电压钳位。另外Open/Short测试有单向和双向两个版本。单向测试只判断对GND的连续性双向测试则会并行测到VDD的连续性能更早发现电源网络绑定错误等问题。对于引脚很多的大规模SoC双向法的故障定位能力更强代价是多占了一倍测试时间怎么取舍看你的良率压力和测试成本。2.2 常见DC参数与其对应的物理失效机理芯片DC测试的常见项目并不算多但每一项背后都能对应到具体的物理失效模式。懂这个对应关系你看到DC测试数据时才能判断芯片到底是“哪里坏了”而不是只会判Pass或Fail。DC测试项测试方式常见失效机理输出电压VOL/VOH给输出一定负载电流测量输出低/高电平驱动管尺寸异常、金属连接电阻偏大、焊线/封装寄生电阻过大输入漏电IIH/IIL对输入引脚加VDD或GND电压测量流入/流出电流氧化层针孔、保护二极管损伤、栅氧击穿、ESD损伤静态功耗IDD/ICC芯片处于复位/非工作状态测电源电流漏电通路、亚阈值漏电偏大、单元漏电三态输出漏电IOZ使能disable后测输出引脚的漏电输出驱动器关断不彻底、内部短路Open/Short测试强制电流测引脚电压封装虚焊、引线开路、引脚间桥接以输入漏电为例。正常工艺下一个CMOS输入引脚的漏电通常在纳安到微安级别。如果某个批次的芯片IIH普遍偏大排除测试板污染之后大概率是栅氧化层质量出了问题或者晶圆制造过程中引入了颗粒污染物。DC测试的漏电流数据往往还带有趋势性可以作为工艺线稳定性的监控指标。还有一类很典型的场景电压监控类芯片比如复位IC、电源监测芯片它们的DC参数通常包括阈值电压、迟滞量、输出驱动能力。这类芯片本身功能简单AC测试项不多DC参数基本就是全部质量关口测准测严就显得格外重要。2.3 DC模式抓不到的盲区DC模式虽然能力强但有一类问题它天然看不见时域问题。比如数据总线在静态DC状态下每个bit的电平都符合规格高电平是高电平低电平是低电平。可一旦总线发生状态翻转由于各bit路径的延迟不一致总线上会出现一段极短的中间态接收端如果正好在这个时刻采样就会采到错误数据。这种问题在高速接口、同步电路、存储阵列中尤其常见。逻辑功能测试在低速状态下也能Pass因为低速状态下建立余量充足中间态早已消失但跑高频或极端电压温度条件时时序裕量被压缩问题就暴露出来了。而这恰恰是AC测试的领地。还有一个更隐蔽的盲区功耗与温度的耦合。某颗芯片的DC静态功耗在常温下正常但在高温下漏电呈指数级上升最终导致热失控。单看常温DC数据你很可能会误判。所以车规芯片通常强制要求高低温下的DC参数测试并且把AC功能测试和温度循环绑定在一起。3. AC测试模式把时序当“心电图”来量软故障无处可藏3.1 AC测试具体在测什么AC测试在半导体测试中通常指动态交流参数测试包括两大类一类是时序参数另一类是信号质量参数。时序参数不需要额外解释就是规格书上那些tPD、tSU、tH、tR、tF之类的项目信号质量参数则包括输出边沿的单调性、抖动、眼图等多用于高速SerDes、DDR接口、射频前端等芯片。常见的AC测试项有这些传播延迟tPD输入信号越过阈值的时刻到输出信号越过阈值的时刻之间的延迟反映组合逻辑路径的快慢。建立时间tSU数据信号相对时钟有效沿必须提前稳定的最小时间。保持时间tH数据信号在时钟有效沿之后必须维持稳定的最小时间。输出上升/下降时间tR/tF输出信号从10%电平到90%电平或20%到80%所需时间反映驱动能力和负载电容。时钟最高频率Fmax芯片在特定测试向量下能正常工作的最大频率。输出使能/禁用延迟tZH/tZL/tHZ/tLZ三态输出在使能信号作用下进入高阻或退出高阻的时间。这些参数单独看都很好理解但组合在一起就构成了芯片能否在目标系统中稳定工作的“时间预算”。系统设计者在做时序分析时会把每颗器件的传播延迟、建立保持时间纳入整条数据通路的裕量计算。如果你测试时不覆盖这些AC参数而芯片恰恰在时序上偏慢到用户系统里就会出现“这颗芯片单测没问题但插到板子上就概率性不工作”的局面。3.2 AC参数的物理来源与ATE实现逻辑先讲物理来源。传播延迟由逻辑门级数和互连线的RC延迟共同决定门数越多、线越长延迟越大同时受工艺角、电压、温度影响明显。低电压下管子驱动能力下降延迟变大高温下载流子迁移率下降延迟同样变大。所以在做AC测试时测试条件是必须严格定义的不同电压温度下的Fmax差异可能达到20%到30%。建立时间和保持时间则来源于寄存器内部的锁存窗口。数据信号必须在时钟沿之前提前足够长的时间到达寄存器的数据端让内部传输门和反相器完成状态准备时钟沿之后也要维持足够长的时间让数据可靠地被锁存。如果数据到达时刻离时钟沿太近寄存器就可能进入亚稳态输出出现无法预测的逻辑值。从ATE实现角度看AC测试靠的是测试机精确定义“什么时候给输入信号”、“什么时候采样输出信号”。这里有个核心概念叫Time Set里面定义了每个周期内各个信号的沿位置和采样窗口。比如你要测试建立时间可以让时钟沿固定把数据沿逐步往时钟沿方向移直到测试失败那么最后一次通过的位置就是能容忍的最小建立时间窗口。AC测试程序调试时有个常见误区有人直接拿设计仿真的时序来配置Time Set结果上机一跑全是Fail。原因是测试机通道和探针/插座本身有延迟测试板走线也有延迟仿真时序没有包含这些测试链路延迟。正确做法是先跑一个已知良好的Golden样品用校准程序测量实际到达DUT引脚的波形再决定Time Set补偿量。这一点我在第5节还会详细展开。3.3 AC测试对硬件资源的要求为什么更高AC测试对测试设备的要求比DC高一个档次。首先是数字通道板卡需要具备可编程的沿位置和高速pattern能力否则无法产生纳秒级的时序激励其次是通道间的skew必须控制得很小否则测试结果会被测试机本身的偏差污染再就是测试板设计时对走线长度匹配的要求更苛刻同一组数据信号、时钟信号的走线要尽量等长否则额外引入的skew会直接吃掉芯片的时序裕量。我记得有次做一个SDIO接口芯片的AC测试测试板第一版布线时没有严格等长D0到D3四条数据线走线长度相差将近2厘米。按FR4板材上信号传播速度大约每厘米67皮秒估算这里就有超过130皮秒的skew。结果测出来D2的建立时间margin偏小换一块走线匹配的测试板之后就恢复正常。这就是典型的“测试环境背锅”案例问题不在芯片在测试硬件。4. 到底怎么选测试方案先回答四个问题再谈设备选型4.1 问题一你要抓的是硬缺陷还是软缺陷选择DC还是AC优先第一步想清楚被测芯片的主要失效风险在哪里。如果芯片失效以短路、开路、漏电、封装问题为主那DC测试就是主力AC测试可以作为补充。如果芯片工作频率高、接口复杂、时序敏感那么AC测试的占比要大幅提高甚至要做全温区扫频。我在实际项目里遇到过完全相反的两种芯片。一颗是低功耗比较器模拟电路为主工作频率只有几十千赫兹主要失效模式是输入失调电压偏大、静态电流超标测试方案里DC参数占了90%以上AC只做功能导通验证。另一颗是USB 3.0 Redriver高速信号通道DC参数只有电源电流和引脚接触测试真正的核心测试项全部是AC类的信号完整性测试。方案选择必须跟着失效模式走不能一概而论。4.2 问题二芯片类型和应用场景决定“必测项”不同芯片在系统里的角色不同对DC和AC参数的要求也不同。这里给一个我常用的测试项组合表你可以直接参考芯片类型典型应用DC必测项AC必测项理由车规MCU车身控制、域控制器全参数、全温区时序全参数、Fmax、三温AC功能安全等级高时序裕量必须验证消费SoC智能家居、IoT电压、电流、漏电接口时序、时钟频率、功能pattern成本压力大AC关键项覆盖电源管理ICDCDC、LDO、PMIC输出电压、静态电流、限流负载瞬态、开关频率、PSRR动态响应依赖交流参数存储芯片eMMC、NOR Flash、SRAM功耗、IO漏电读写周期、建立保持时间、刷新时间存储阵列位线时序极其敏感高速接口芯片SerDes、USB、PCIe电源电流、接触测试眼图、抖动、误码率DC参数基本无法覆盖信号质量模拟运放工业传感、音频失调电压、增益、共模范围带宽、压摆率、建立时间交流指标决定实际性能这个表不能覆盖所有情况但能帮你快速建立测试矩阵。核心逻辑是AC参数越接近芯片的核心性能指标AC测试占比就越高。一块只做开关功能的电源开关芯片你非要给它测一堆传播延迟和建立时间意义不大反过来一颗DDR接口芯片你只测DC静态参数那跟没测差不多。4.3 问题三你处在产品周期的哪个阶段同一颗芯片在研发验证、量产、失效分析三个阶段DC和AC测试的深度和目的完全不同。这一点很多新入行的测试工程师容易忽略。研发阶段的芯片测试核心目标是“探极限”。芯片设计完成之后需要通过各种测试确认实际硅片到底能做到多高的频率、最小的建立保持时间窗口在哪里、对电压和温度的敏感性如何。这个阶段通常要做Shmoo分析即电压-频率二维扫描找出芯片能通过测试的区域边界。Shmoo图本身就是DC电压和AC频率参数联合作用的结果用来指导设计团队修正电路余量。量产阶段的测试核心目标是“筛出坏品且成本可控”。这时候不会再跑全面积的Shmoo而是把研发阶段总结出来的边界条件转换成固定测试项加上一定的Guardband安全余量以最短测试时间跑完。量产AC测试往往只保留与产品规格强相关的项目比如Fmax下限、建立保持时间边界其他AC项会转为抽样监控。失效分析阶段则要“回归问题本质”。分析一颗失效样品时我会把DC和AC测试项全部跑一遍对比哪一类参数先异常。如果DC异常就顺着漏电路径排查如果只有AC异常就重点看时序路径。DC和AC交叉验证往往比上来就做物理失效分析要快得多。4.4 问题四测试时间和成本是一份很容易被低估的账测试成本是量产项目绕不开的话题。芯片测试成本估算公式并不复杂单颗芯片测试成本约等于测试机台小时费率乘以单颗测试时间再除以并行测试的site数。DC项通常耗时短但前提是正确配置而不是反复切换PMU模式AC项耗时在于要跑pattern、做多次采样和边界搜索。举个例子同样是100毫秒的测试时间预算你可能可以跑20个DC参数项但只能跑2到3个AC频率扫描项。因为AC频率扫描需要从低频开始逐步提高频率每次都执行完整的测试向量时间呈线性增长。如果AC测试项过多单颗测试时间可能从几百毫秒飙到几秒乘以年出货量几千万颗成本差异是天文数字。我见过一个比较极端的案例某消费类芯片项目在研发阶段测试程序里有40多项AC测试量产后不知收敛直接沿用测试时间超了竞品两倍导致整颗芯片成本毫无竞争力。后来重新梳理规格书把与出货规格不直接相关的AC characterization项全部剔掉测试时间压回原来的三分之一良率不仅没掉反而因为测试稳定性提升而略有上升。测试方案设计一定要在覆盖率与成本之间找平衡点。4.5 一张决策参考表把需求直接映射成测试倾向为了更直观我把前面的决策过程汇总成表。遇到具体项目时可以按这个思路逐步判断决策维度更偏向DC方案更偏向AC方案主要失效模式短路/开路/漏电/封装时序/信号完整性/高频失效芯片工作频率低频或者以静态参数为核心高频、接口类、存储类应用安全等级一般消费电子车规、工控、医疗产品阶段成熟量产、成本敏感研发验证、失效分析、新工艺导入失效复现难度上电就能复现需要特定pattern或高温高频才能复现测试设备能力普通PMU即可需要高精度数字通道、高速pattern这张表不是让你无脑二选一。实际上绝大多数量产芯片的测试方案都是DC打底、AC补漏。所谓“选择”本质是确定DC和AC各自的深度和比例以及AC项具体覆盖哪些时序路径。5. 方案落地里的工程细节从规格书到量产最容易翻车的是这几个地方5.1 先把“规格参数”和“设计留痕参数”分开确定测试项时第一个容易犯的错是把研发阶段的characterization参数一股脑搬进量产程序。研发阶段测的那些AC参数很多是设计团队想知道“这颗芯片实际能力极限”而设的比如内部关键路径的最大频率、某IP的建立时间边界。这些参数在量产阶段未必和出货规格有关测它们除了烧测试时间外还可能引入不必要的误杀。正确做法是先打开芯片规格书Datasheet把其中所有带上下限的参数列出来逐一标注“量产必测”还是“研发监控”。量产只测规格书有明确上下限且与客户应用直接相关的参数。对于只做统计监控的参数可以放到季度抽测或工程批次测试里而不是每个芯片都测。这一步做完你往往会发现真正的量产必测项比研发程序的测试项少得多。5.2 Time Set校准AC测试最容易整体翻车的地方前面提到过AC测试的Time Set配置直接决定测试结果是否准确这一节我把实际排查过程展开讲一下。某次做一个MCU量产项目AC功能测试在样品阶段全部Pass但转到量产机台后同一套程序测出来大量芯片Fmax不达标降频20%才能Pass。一开始怀疑是芯片批次问题但换了Golden样品也一样排除了芯片本身。后来用示波器直接探测DUT引脚上的实际波形发现测试程序配置的数据建立时间比设计仿真值少了将近10纳秒所有数据都提前到达触发沿。查了半天原来是量产机台沿用了上一个项目的校准文件那个项目的测试板走线长度和当前项目完全不同沿位置补偿量自然不对。从那以后我养成了一个习惯任何AC测试量产的移植必做三件事。第一确认测试板校准文件的版本不跨项目复用第二跑Golden样品做沿位置Scan确认每个关键信号的实际到达时间第三把测试机诊断程序跑一遍检查通道间skew是否在规格内。这三步做完AC测试“全军覆没”类问题基本能避免。5.3 并行site的一致性DC好查AC难缠量产测试为了降本普遍会做多site并行常见的是双site、四site甚至八site。DC参数的多site一致性相对好保证因为PMU通道之间隔离度好校准也简单。AC测试就麻烦了不同site的走线长度、插座接触阻抗、串扰特性都有细微差别这些差别在高速pattern下会被放大。我曾处理过一个四site并行测试的案例site 2上的芯片Fmax老是比其他三个site低20MHz左右而DC参数完全一致。排查了很久最后用TDR时域反射计测了site 2的测试通道发现从测试机引脚到DUT socket之间有一段过长的过孔stub导致信号反射略大。重新设计测试板走线后site 2的AC结果与其它site对齐。这个案例说明AC测试对测试硬件的一致性要求远高于DC多site方案在量产前必须用Golden样品做全通道一致性验证。5.4 让DC参数和AC结果互相印证而不是各看各的最后一个想强调的是数据复盘思维。很多测试工程师只关心Pass/Fail比例却忽略了DC和AC数据之间的交叉信息。实际上它们放在一起能看出很多门道。比如某批芯片AC测试Fail率突然升高先别急着抓良率回头看一下同批芯片的DC静态功耗数据。如果发现IDD有轻微但普遍的上行趋势说明可能是工艺角偏移导致管子驱动能力变强但漏电也在增加时序反而不利。如果DC数据没有变化AC Fail率升高指向测试机或测试板的问题。再比如某颗失效芯片DC漏电流正常但AC频率上限偏低可能是关键路径的金属互连存在部分阻塞这类问题在DC参数上很难体现。我给自己定了一个工作习惯每次测试程序改版或良率异常时把DC参数分布图和AC Shmoo图叠在一起看。DC分布右偏加上AC高频边界左移基本都指向工艺或设计问题DC分布正常但AC边界抖动大概率是测试系统问题。这个“先分数据、再定位环节”的思路帮我避开了很多无效排查。测试方案没有放之四海而皆准的标准答案。同样是DC加AC的组合在不同芯片、不同应用、不同阶段下比例和深度可以千差万别。搞懂了DC和AC各自的能力边界再加上对自己芯片失效模式的判断你自然能写出一份既控得住质量又压得住成本的测试方案。