LPDDR5 SDRAM RDL设计的电磁干扰特性分析——核心内容梳理一、研究背景与动机随着手机和IoT等通信系统数据传输量持续增长，高速数据传输对芯片的低电磁干扰（EMI）特性提出了迫切要求。其核心逻辑在于：提高数据传输速率必须减少流入天线的电磁噪声，否则会降低接收机的天线接收性能。传统降低EMI的方法（如屏蔽罩、芯片级共形电磁屏蔽）存在成本高、外形尺寸受限、额外制造工艺推高总成本等问题。因此，采用低成本方案最大限度减少电磁辐射（EMR）成为理想选择。本文的核心研究路径是：从EMI辐射角度，对比短RDL与长RDL在LPDDR5 DRAM中的表现，并分析焊盘放置方式对近场EMI辐射的影响。二、DRAM封装与布局架构2.1 封装结构典型PoP横截面中，两个DRAM裸片堆叠放置，每个裸片通过键合线与DRAM封装相连，底部应用处理器（AP）位于顶部DRAM下方。为缩短键合线长度，DRAM裸片焊盘位置通常靠近裸片边缘。2.2 两种焊盘放置架构对比特征中心放置焊盘边缘放置焊盘RDL走线长度较长（从中心延伸至外围）较短（焊盘靠近边缘）电压降走线中可能出现电压降从焊盘到芯片边缘另一端长度较长，可能略微较大电压降电压降均匀性裸片区域内差异可控在较小范围相对较差