最近在整理 FPGA 学习笔记时发现很多初学者在掌握了基本语法和简单模块后面对“设计一个 CPU”这样的综合项目时常常感到无从下手。特别是流水线 CPU它涉及指令集、数据通路、冒险处理等多个复杂概念网上资料要么过于理论要么代码片段零散难以串联成一个完整的、可上板验证的工程。本文将以一个五级流水线 CPU的设计与实现为主线从零开始手把手带你完成从指令集定义、模块划分、Verilog 编码到仿真验证的全过程。无论你是刚学完 Verilog 语法想找一个有挑战性的项目练手还是正在准备 FPGA 相关的课程设计或面试这篇文章都能为你提供一套清晰、完整、可直接复现的实战方案。我们将设计一个支持基础 RISC 指令集的 CPU并最终在仿真中看到它如何逐条执行指令让你真正理解 CPU 是如何“跑”起来的。1. 背景与核心概念为什么是五级流水线 CPU在深入代码之前我们有必要厘清几个核心概念明白我们到底要做一个什么东西以及为什么这么做。1.1 什么是 CPU中央处理器CPU是计算机的“大脑”它的核心功能是取指令、分析指令、执行指令。它通过一套预先定义好的指令集如 x86, ARM, RISC-V来指挥计算机的各个部件协同工作。我们设计的 CPU 就是在 FPGA 上用硬件描述语言如 Verilog来模拟这一系列行为。1.2 什么是流水线想象一个汽车装配车间。非流水线模式下一辆车从车架到成品都在一个工位完成效率低下。流水线模式则将装配过程拆解成多个阶段如安装发动机、装车门、喷漆每个阶段由一个专门的工位负责。当第一辆车进入“喷漆”阶段时第二辆车可以进入“装车门”阶段第三辆车可以进入“装发动机”阶段从而大幅提升整体吞吐率。CPU 流水线同理。我们将一条指令的执行过程划分为多个阶段每个阶段由一个独立的硬件模块阶段在一个时钟周期内完成。这样每个时钟周期都有一条指令完成一个阶段从宏观上看每个时钟周期都有一条指令执行完毕理想情况下显著提高了指令执行的并行度和 CPU 的性能。1.3 为什么是五级经典的 RISC 处理器如 MIPS常采用五级流水线因为它是一个在复杂度与性能之间取得良好平衡的模型。这五个阶段是取指IF, Instruction Fetch从指令存储器中读取指令。译码ID, Instruction Decode解析指令读取寄存器堆中的操作数并进行控制信号译码。执行EX, Execute进行算术逻辑运算ALU 操作或计算访存地址。访存MEM, Memory Access读写数据存储器Load/Store 指令。写回WB, Write Back将执行或访存的结果写回寄存器堆。这五个阶段逻辑清晰职责分明是学习 CPU 设计的黄金标准。1.4 FPGA 实现 CPU 的意义对于 FPGA 开发者而言设计一个 CPU 是终极的“数字逻辑综合实践”。它能让你深刻理解系统架构数据如何在模块间流动。时序设计如何保证信号在时钟沿稳定建立和保持。冒险处理解决数据依赖和控制依赖带来的流水线冲突。软硬件协同理解编译器生成的机器码如何被硬件执行。接下来我们将从环境准备开始一步步构建这个五级流水线 CPU。2. 环境准备与版本说明在开始编写代码前请确保你的开发环境已就绪。FPGA 设计流程主要依赖于 EDA 工具。2.1 硬件描述语言与工具硬件描述语言Verilog HDL。本文所有代码示例均使用 Verilog。你需要对其基本语法module,always,assign, 阻塞/非阻塞赋值等有初步了解。仿真工具ModelSim / QuestaSim或Vivado Simulator。用于对设计进行行为级仿真验证逻辑正确性是开发过程中最关键的环节。本文仿真截图以 ModelSim 为例。综合与实现工具Xilinx Vivado或Intel Quartus Prime。用于将 Verilog 代码翻译成 FPGA 内部的网表并完成布局布线最终生成可下载到 FPGA 芯片的.bit或.sof文件。初学者可以先用仿真验证功能再考虑上板。操作系统Windows 10/11 或 Linux。主流 EDA 工具都支持。2.2 项目目录结构建议一个清晰的项目结构有助于管理文件。建议创建如下目录five_stage_cpu/ ├── rtl/ // 存放所有 Verilog 源代码 │ ├── core/ // CPU 核心模块 │ ├── mem/ // 存储模块RAM/ROM │ └── top.v // 顶层模块 ├── sim/ // 存放仿真相关文件 │ ├── testbench/ // 测试平台文件 │ └── wave.do // ModelSim 波形配置文件 ├── docs/ // 设计文档、笔记 └── README.md // 项目说明2.3 版本说明本文的设计思路和代码结构是通用的不依赖于特定厂商或工具链的某个版本。重点在于理解原理和实现方法。在实际操作时请根据你使用的 Vivado、Quartus 或仿真工具的版本来调整一些非核心的脚本或约束文件。3. 核心模块与数据通路设计在设计具体代码前我们需要规划好 CPU 的“骨架”——数据通路。它描述了数据在流水线各阶段间流动的路径。3.1 指令集架构定义我们设计一个简化的RISC 风格指令集支持以下基本指令类型算术逻辑运算ADD,SUB,AND,OR,XOR,SLT比较小于置位立即数运算ADDI,ANDI,ORI,XORI访存指令LW从内存加载字到寄存器SW将寄存器字存储到内存分支指令BEQ相等时分支BNE不相等时分支跳转指令J无条件跳转我们采用32 位固定长度指令并定义一种简单的指令格式类似 MIPSR-type: 用于寄存器-寄存器操作包含opcode,rs,rt,rd,shamt,funct字段。I-type: 用于立即数操作和访存/分支指令包含opcode,rs,rt,immediate字段。J-type: 用于跳转指令包含opcode,address字段。3.2 五级流水线数据通路图此处用文字描述关键路径实际设计中需绘制详细框图IF 阶段PC程序计数器输出指令地址给指令存储器IMEMIMEM返回指令instr。每个时钟周期PC默认加 4指向下一条指令。遇到分支/跳转时PC会被重定向。IF/ID 流水线寄存器在时钟上升沿将 IF 阶段的输出PC4,instr锁存传递给 ID 阶段。ID 阶段instr输入到控制单元和译码单元。控制单元产生RegWrite,MemtoReg,MemWrite,Branch,ALUOp等控制信号。译码单元解析rs,rt地址从寄存器堆中读出Data1,Data2。同时立即数扩展单元将指令中的立即数符号扩展为 32 位。ID/EX 流水线寄存器锁存 ID 阶段的输出包括控制信号、寄存器数据、扩展后的立即数、rs,rt,rd地址等传递给 EX 阶段。EX 阶段ALU在此阶段工作。根据ALUOp和funct字段决定运算类型ADD, SUB等。操作数可以来自寄存器堆Data1,Data2或立即数。同时分支地址计算在此阶段完成PC4(imm2)。ALU会输出运算结果ALUResult和零标志Zero用于判断分支条件。EX/MEM 流水线寄存器锁存 EX 阶段的输出包括控制信号、ALUResult、Zero、要写入内存的数据Data2、目标寄存器地址等传递给 MEM 阶段。MEM 阶段如果是LW/SW指令则访问数据存储器DMEM。MemWrite有效时将数据写入DMEMMemRead有效时从DMEM读取数据MemData。分支判断也在此阶段最终确认结合Branch和Zero信号并产生最终的PC选择信号。MEM/WB 流水线寄存器锁存 MEM 阶段的输出包括控制信号、ALUResult、MemData、目标寄存器地址等传递给 WB 阶段。WB 阶段根据MemtoReg信号选择将ALUResult还是MemData写回到寄存器堆的目标地址rd中。RegWrite信号控制写使能。3.3 关键模块清单根据数据通路我们需要用 Verilog 实现以下核心模块pc_reg.v程序计数器带复位和更新逻辑。imem.v/dmem.v指令存储器和数据存储器通常用 FPGA 的 Block RAM 实现仿真时可用寄存器数组模拟。regfile.v寄存器堆包含 32 个 32 位寄存器。control_unit.v主控制单元根据opcode产生控制信号。alu_control.vALU 控制单元根据ALUOp和funct产生具体的 ALU 操作码。alu.v算术逻辑单元执行计算。hazard_unit.v冒险检测单元处理数据冒险和控制冒险这是流水线设计的难点和重点。mux_2to1.v,mux_3to1.v多路选择器用于数据通路选择。sign_extend.v立即数符号扩展单元。pipe_if_id.v,pipe_id_ex.v,pipe_ex_mem.v,pipe_mem_wb.v四级流水线寄存器模块。4. 完整实战Verilog 代码实现与仿真我们将挑选几个最具代表性的模块进行详细实现和讲解。完整工程代码因篇幅限制无法全部贴出但会提供核心框架和所有关键逻辑。4.1 顶层模块设计顶层模块top.v负责实例化所有子模块并将其连接起来。module top ( input wire clk, input wire rst_n ); // 时钟和复位 wire clk; wire rst_n; // IF 阶段信号 wire [31:0] pc_cur; wire [31:0] instr; // ID 阶段信号 wire [31:0] pc_plus4_if; wire [31:0] instr_id; // ... 其他 ID 阶段信号 // 实例化 PC 寄存器 pc_reg u_pc_reg ( .clk (clk), .rst_n (rst_n), .pc_next(pc_next), // 来自冒险单元或分支计算 .pc_cur (pc_cur) ); // 实例化指令存储器 imem u_imem ( .addr (pc_cur[31:2]), // 字寻址忽略低2位 .data (instr) ); // 实例化 IF/ID 流水线寄存器 pipe_if_id u_if_id ( .clk (clk), .rst_n (rst_n), .flush (flush_if_id), // 来自冒险单元 .stall (stall_if_id), // 来自冒险单元 .pc_plus4_if(pc_cur 32‘h4), .instr_if (instr), .pc_plus4_id(pc_plus4_id), .instr_id (instr_id) ); // 实例化译码、控制、寄存器堆等模块... // regfile u_regfile (...); // control_unit u_ctrl (...); // ... // 实例化 ID/EX, EX/MEM, MEM/WB 流水线寄存器 // 实例化 ALU、数据存储器、冒险单元等... // 最终冒险单元会综合分支、跳转、数据前递等信息产生新的 pc_next assign pc_next ...; // 由冒险单元输出 endmodule4.2 寄存器堆实现寄存器堆是 CPU 中暂存数据的快速存储单元。$0号寄存器通常硬连线为 0。module regfile ( input wire clk, input wire rst_n, input wire we, // 写使能来自 MEM/WB 阶段的 RegWrite input wire [4:0] raddr1, // 读地址1 (rs) input wire [4:0] raddr2, // 读地址2 (rt) input wire [4:0] waddr, // 写地址 (rd 或 rt) input wire [31:0] wdata, // 写数据 output reg [31:0] rdata1, // 读数据1 output reg [31:0] rdata2 // 读数据2 ); // 32个32位寄存器 reg [31:0] rf [31:0]; integer i; // 初始化所有寄存器清零$0 恒为0 always (posedge clk or negedge rst_n) begin if (!rst_n) begin for (i 0; i 32; i i 1) begin rf[i] 32b0; end end else if (we (waddr ! 5b0)) begin // $0 寄存器不可写 rf[waddr] wdata; end end // 读操作组合逻辑异步读出 always (*) begin if (raddr1 5b0) rdata1 32b0; else rdata1 rf[raddr1]; if (raddr2 5b0) rdata2 32b0; else rdata2 rf[raddr2]; end endmodule关键点写操作是同步的在时钟上升沿读操作是异步的组合逻辑。这保证了在 ID 阶段能立即读到所需操作数。注意对$0寄存器的特殊处理。4.3 控制单元实现控制单元根据指令的opcode字段指令[31:26]产生各个阶段的控制信号。module control_unit ( input wire [5:0] opcode, // 指令[31:26] output reg reg_write, // 寄存器写使能 output reg mem_to_reg, // 写回数据选择0ALU结果, 1内存数据 output reg mem_write, // 数据存储器写使能 output reg branch, // 分支指令标志 output reg alu_src, // ALU操作数B选择0寄存器, 1立即数 output reg [1:0] alu_op, // ALU操作类型供alu_control模块使用 output reg jump // 跳转指令标志 ); always (*) begin // 默认值避免产生锁存器 {reg_write, mem_to_reg, mem_write, branch, alu_src, alu_op, jump} 9b0; case (opcode) 6b000000: begin // R-type (ADD, SUB, etc.) reg_write 1b1; mem_to_reg 1b0; alu_src 1b0; alu_op 2b10; // 表示需要查funct字段 jump 1b0; end 6b100011: begin // LW reg_write 1b1; mem_to_reg 1b1; // 从内存读数据写回 alu_src 1b1; // 地址计算用立即数 alu_op 2b00; // ALU做加法 jump 1b0; end 6b101011: begin // SW reg_write 1b0; // 不写寄存器 mem_write 1b1; // 写内存 alu_src 1b1; alu_op 2b00; jump 1b0; end 6b000100: begin // BEQ branch 1b1; alu_src 1b0; // 比较两个寄存器 alu_op 2b01; // ALU做减法用于比较 jump 1b0; end 6b000010: begin // J jump 1b1; // 其他信号默认 end // ... 其他指令类型如 ADDI, ANDI 等 default: begin // 遇到未定义指令所有控制信号置零相当于NOP {reg_write, mem_to_reg, mem_write, branch, alu_src, alu_op, jump} 9b0; end endcase end endmodule4.4 冒险检测单元核心难点流水线冲突是流水线 CPU 设计的核心挑战。主要分为两类数据冒险后面指令需要用到前面指令尚未写回的结果。解决方案前递。控制冒险分支/跳转指令改变了 PC导致已取入流水线的指令无效。解决方案冲刷。以下是一个简化的冒险单元处理部分数据前递和分支冲刷module hazard_unit ( // 来自 ID 阶段 input wire [4:0] id_rs, input wire [4:0] id_rt, // 来自 EX 阶段 input wire ex_reg_write, input wire [4:0] ex_write_reg, input wire [31:0] ex_alu_result, // 来自 MEM 阶段 input wire mem_reg_write, input wire [4:0] mem_write_reg, input wire [31:0] mem_alu_result, input wire [31:0] mem_read_data, // 来自数据存储器的数据 input wire mem_mem_to_reg, // 输出前递控制信号 output reg [1:0] forward_a, // 00ID阶段数据01EX阶段结果10MEM阶段结果 output reg [1:0] forward_b, // 输出流水线控制信号 output reg stall_if, // 暂停IF阶段 output reg flush_if_id // 冲刷IF/ID寄存器用于分支误预测 ); // 数据前递逻辑 always (*) begin forward_a 2b00; forward_b 2b00; // 前递A操作数 if ((ex_reg_write) (ex_write_reg ! 0) (ex_write_reg id_rs)) begin forward_a 2b01; // 前递EX阶段ALU结果 end else if ((mem_reg_write) (mem_write_reg ! 0) (mem_write_reg id_rs)) begin if (mem_mem_to_reg) forward_a 2b10; // 前递MEM阶段从内存读出的数据 else forward_a 2b10; // 前递MEM阶段ALU结果简化实际需区分 end // 前递B操作数逻辑类似... // if ((ex_reg_write) ... ) forward_b 2b01; ... end // 简单的分支冲刷逻辑假设分支在EX阶段判断MEM阶段生效 // 当检测到一条分支指令在EX阶段被确认需要跳转时 // 需要冲刷掉它后面在IF和ID阶段取入的两条错误指令。 // 这部分逻辑通常与分支判断逻辑紧密耦合此处仅为示意。 always (*) begin flush_if_id 1b0; // 通常由分支判断逻辑驱动 stall_if 1b0; // 简单的设计可能不需要暂停IF end endmodule注意这是一个高度简化的冒险单元。完整的冒险处理还包括 Load-Use 冒险需要流水线暂停一个周期、更复杂的前递网络、精确的分支预测与冲刷机制等。这是流水线 CPU 设计中最需要仔细推敲的部分。4.5 测试平台与仿真我们编写一个简单的测试程序将其编译成机器码存入指令存储器imem然后通过仿真观察 CPU 的执行情况。timescale 1ns / 1ps module tb_cpu(); reg clk; reg rst_n; top u_top (.clk(clk), .rst_n(rst_n)); // 生成时钟周期10ns always #5 clk ~clk; initial begin // 初始化 clk 0; rst_n 0; // 复位 #20 rst_n 1; // 运行足够多的时钟周期 #500; // 查看关键寄存器值例如 $t0, $t1 $display(Time%t, $t0 %h, $t1 %h, $time, u_top.u_regfile.rf[8], // 假设 $t0 是寄存器8 u_top.u_regfile.rf[9]); // 假设 $t1 是寄存器9 $finish; end // 将波形保存到文件便于用 ModelSim 等工具查看 initial begin $dumpfile(cpu_wave.vcd); $dumpvars(0, tb_cpu); end endmodule在仿真中你需要预先将一段汇编程序例如addi $t0, $0, 5;addi $t1, $t0, 3;sw $t1, 0($0);lw $t2, 0($0)转换成对应的二进制机器码并在imem.v模块中初始化。通过观察波形图中的pc_cur,instr, 寄存器堆内容、ALUResult等信号可以清晰地看到指令在流水线中流动、执行的过程。5. 常见问题与排查思路在实现和仿真五级流水线 CPU 时你几乎一定会遇到下面这些问题。问题现象可能原因排查思路与解决方案仿真时 PC 不递增一直为01. 复位信号rst_n未正确释放。2.pc_next逻辑错误始终为0。3. 时钟clk未连接到 PC 模块。1. 检查 testbench 中rst_n的赋值时序。2. 检查pc_next的计算逻辑特别是多路选择器的选择信号。3. 使用仿真工具查看clk和rst_n信号是否到达 PC 模块。指令执行结果错误1. 指令译码错误opcode或funct判断有误。2. 控制信号生成错误。3. ALU 运算功能错误。4. 寄存器堆读写地址混淆rs,rt,rd。1. 对照指令集手册检查control_unit和alu_control的译码逻辑。2. 在波形图中跟踪一条指令在流水线各阶段的控制信号值与预期对比。3. 单独测试 ALU 模块验证所有运算功能。4. 仔细检查 R-type、I-type 指令格式中各个字段的提取位置。流水线数据不同步读到旧值数据冒险未处理。后一条指令在 ID 阶段读寄存器时前一条指令的结果还在 EX 或 MEM 阶段尚未写回。实现数据前递。修改冒险单元将 EX 或 MEM 阶段的结果提前反馈到 ID 阶段的 ALU 输入多路器。这是流水线正常工作的关键。分支/跳转后错误指令仍被执行控制冒险未处理。分支判断在 MEM 阶段完成但其后已有两条指令进入流水线。实现分支冲刷。当分支被确认需要跳转时产生一个flush信号将 IF/ID 和 ID/EX 流水线寄存器中的指令清空变为空指令 NOP。Load 指令后紧接使用该寄存器的指令出错Load-Use 冒险。这是数据冒险的一种特例无法通过前递在同一个周期解决因为数据在 MEM 阶段结束时才有效。插入流水线气泡。检测到 Load-Use 冒险时让流水线暂停一个周期Stall。具体是暂停 IF 和 ID 阶段PC 和 IF/ID 寄存器不变同时在 ID/EX 寄存器中插入一个 NOP。仿真成功但上板后运行异常1. 时序违例建立/保持时间不满足。2. 存储器初始化未成功。3. 时钟或复位信号质量差。1. 在 Vivado/Quartus 中查看时序报告优化关键路径。2. 确认.coe或.mif文件是否正确加载到 Block RAM。3. 检查约束文件确保时钟和复位引脚分配正确考虑使用全局时钟缓冲和去抖动电路。资源使用率过高设计过于复杂或代码风格导致综合出非预期的硬件如锁存器。1. 使用case代替多层if-else描述状态机。2. 检查所有组合逻辑always (*)块确保所有输出在每种输入条件下都有赋值避免生成锁存器。3. 考虑将大位宽加法器、乘法器等用 IP 核实现。6. 最佳实践与工程建议完成一个能跑起来的流水线 CPU 只是第一步。要让设计更稳健、更专业你需要关注以下工程细节。6.1 代码风格与可维护性命名规范信号名清晰易懂。例如pc_cur当前PCinstr_ifIF阶段指令alu_result_exEX阶段ALU结果。使用_n表示低电平有效如rst_n。模块化设计严格遵循“一个模块一个功能”的原则。alu.v只做运算regfile.v只管理寄存器。顶层模块只做连线。参数化使用parameter或localparam定义常量如数据宽度DATA_WIDTH、地址宽度ADDR_WIDTH。方便后续调整位宽。注释在每个模块开头说明其功能、端口含义。在关键逻辑处如状态机、复杂多路选择、冒险检测条件添加行注释。6.2 仿真验证策略分层验证先对每个子模块如 ALU、寄存器堆做单元测试再集成到顶层进行系统测试。测试用例设计编写覆盖所有指令类型、所有数据通路、所有冒险场景的汇编测试程序。包括常规运算、数据前递、分支跳转、Load-Use 冒险、异常序列如连续跳转。自动化比对可以编写一个简单的参考模型如 C 程序执行相同的测试程序将 CPU 仿真结果与参考模型输出进行自动比对提高验证效率。波形图调试熟练使用仿真工具的波形查看器设置有意义的信号分组保存常用的波形配置.do文件。6.3 时序与面积优化关键路径分析流水线的周期由最慢的阶段决定。通常EX 阶段ALU或 MEM 阶段访问RAM是关键路径。使用综合工具的时序报告来定位。流水线平衡如果某个阶段逻辑过重考虑将其拆分成两个阶段或者优化其内部逻辑。资源共享谨慎评估是否需要在多个阶段实例化多个相同的组件如多个加法器有时复用组件虽然会引入多路选择器延迟但能节省面积。6.4 向更高级特性演进当这个基础的五级流水线稳定运行后你可以尝试添加以下特性这会让你的 CPU 设计水平再上一个台阶支持更多指令乘除法指令可调用 IP 核、移位指令、比较指令等。实现精确异常/中断让 CPU 能够处理外部中断或内部异常如除零并正确保存和恢复现场。加入缓存在 CPU 和主存之间加入指令缓存和数据缓存这是提升性能的关键。实现分支预测静态预测总是预测不跳转或跳转或动态预测基于两位饱和计数器以减少控制冒险带来的性能损失。支持流水线互锁更完善地处理所有类型的冒险包括结构冒险资源冲突。设计一个流水线 CPU 是一个系统工程会遇到无数细节问题。不要期望一次成功。耐心地仿真、调试、分析波形理解每一个信号的变化。当你第一次看到自己设计的 CPU 正确执行完一段程序并将结果写回寄存器时那种成就感是无与伦比的。这不仅是 FPGA 技能的飞跃更是对计算机体系结构深刻理解的开始。建议你将这个项目作为学习 FPGA 和体系结构的核心实践不断迭代和完善它。